Verilog

31条指令单周期cpu设计(Verilog)-(七)整体代码结构

详解31条MIPS单周期CPU的Verilog整体代码结构，包括顶层模块scpu、指令译码器cpu_ins、控制器cpu_opcode等模块的组织方式和连接关系。

说在前面

  • 开发环境：Vivado
  • 语言：Verilog
  • cpu框架：Mips
  • 控制器：组合逻辑

结构

  • sccpu：顶层模块
  • cpu_ins：指令译码器
  • cpu_opcode：控制器
  • 其他均是基本模块（这些模块都是参照第二篇的总图设计的）

31条指令单周期cpu设计(Verilog)-(六)指令操作时间表设计

详解31条MIPS单周期CPU的指令操作时间表设计，包括控制器真值表设计方法、各控制信号的作用说明，以及基于数据通路图的控制器实现步骤。

31条指令单周期cpu设计(Verilog)-(八)上代码→指令译码以及控制器

详解31条MIPS单周期CPU的指令译码器和控制器Verilog代码实现，包括指令译码逻辑、控制器真值表实现、以及与数据通路的连接方式。